Reduced Instructions Set Arsitecture

Reduced Instructions Set Arsitecture

 

REDUCE INSTRUCTION SET ARCHITECTURE

Teknologi RISC relatif sangat baru, karena itu saat ini tidak terjadi perdebatan dalam menggunakan CISC atau RISC.

Pendapat-pendapat yang ada hanya membahas kekurangan kekurangan pendekatan RISC serta memberikan pemahaman motivasi pendukung RISC 

 

Alasan pertama yaitu, penyederhanaan kompiler.

 

-Tugas pembuat kompiler adalah menghasilkan rangkaian instruksi mesin bagi semua

pernyataan HLL (high level language).

- Apabila ada instruksi mesin yang menyerupai HLL, maka tugas ini akan disederhanakan. 

 

-Pekerjaan mengoptimalkan kode 

 

yang di hasilkan utk meminimalkan ukuran kode, mengurangi hitungan 

 

-eksekusi instruksi, dan meningkatkan pipeline jauh lebih sulit apabila menggunakan CISC.

Namun CISC akan menghasilkan program yang lebih kecil dan lebih cepat dari RISC

 

CISC cenderung menggunakan instruksi-instruksi yang sederhana.

 

CISC cenderung menekankan pada referensi register dibandingkan pada referensi memori,

dan referensi register memerlukan bit yang jumlahnya lebih sedikit.

 

 

 

Karakteristik Arsitektur RISC

 

RISC harus tidak boleh lebih kompleks dan harus dapat mengeksekusi secepat mikro instruksi pada mesin-mesin CISC.

Dengan menggunakan instruksi sederhana atau instruksi satu siklus, hanya di butuhkan sedikit mikro kode.

Instruksi mesin dapat di hardwire, instruksi ini akan lebih cepat di bandingkan instruksi-instruksi lainnya yang sejenis pada mesin lainnya, karena instruksi tersebut tidak perlu mengakses penyimpanan kontrol mikroprogram pada saat eksekusi instruksi berlangsung. 

Karakteristik RISA

-Satu instruksi per siklus 

-Operasi register ke register

-Address mode sederhana

-Format Instruksi sederhana 

 

 

Pipelining RISC 

 

Sebagian besar instruksi merupakan operasi register-ke register, dan sebuah siklus instruksi memiliki

dua buah fase : 

1.I : Instruction Set pengambilan instruksi

2. E : Execute Set  melakukan operasi ALU dengan input Register dan output register

Bagi operasi Load  dan store diperlukan 3 buah fase 

1. I  = Instruction Set 

2. E = Execute = menghitung alamat memori

3. D = Memori = operasi register ke memori atau memori ke register